Laporan Akhir - 1
1. Jurnal[kembali]
2. Alat dan Bahan [kembali]
1. Panel DL 2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Percobaan 1a
Dalam percobaan 1a, dibuat sebuah penghitung biner asinkron dengan menggunakan dua IC, yaitu 74LS90 dan 7493. IC 74LS90 berfungsi sebagai penghitung modulus-10 (BCD), sedangkan IC 7493 sebagai penghitung modulus-16 (biner). Cara kerja rangkaian ini adalah hanya beberapa flip-flop yang langsung menerima sinyal clock, sementara flip-flop berikutnya mendapatkan clock dari output flip-flop sebelumnya. Akibatnya, perubahan output tidak terjadi secara bersamaan, melainkan berurutan (ripple) sesuai urutan bilangan biner. Pin CKA pada kedua IC menerima pulsa clock untuk menghasilkan output Q0, sedangkan pin CKB memicu flip-flop berikutnya untuk menghasilkan Q1 hingga Q3. Output IC 74LS90 ditampilkan melalui LED H0–H3 yang menunjukkan hitungan 0 sampai 9, dan output IC 7493 melalui LED H4–H7 yang menunjukkan hitungan 0 sampai 15. Switch B0 hingga B5 digunakan untuk mengatur kondisi reset atau preset sehingga penghitung dapat kembali ke nol atau langsung ke nilai tertentu. Pengamatan LED menunjukkan bahwa 74LS90 menghitung sampai 9 sebelum kembali ke nol, sedangkan 7493 menghitung sampai 15 sebelum di-reset. Percobaan ini menegaskan prinsip kerja penghitung asinkron (ripple counter) dan menunjukkan perbedaan karakteristik antara penghitung biner murni dan BCD.
Percobaan 1b
Pada percobaan 1b, IC 74LS90 dan 7493 disusun sebagai penghitung biner sinkron. Perbedaan utama dengan percobaan sebelumnya terletak pada cara pemberian sinyal clock. Pada penghitung asinkron, hanya flip-flop pertama yang menerima clock eksternal dan selanjutnya diteruskan secara ripple ke flip-flop lain. Sedangkan pada penghitung sinkron, seluruh flip-flop dikendalikan langsung oleh sinyal clock yang sama. Dalam rangkaian ini, clock diberikan secara bersamaan ke pin CKA dan CKB pada IC 74LS90 dan 7493, sehingga output Q0–Q3 dari IC pertama dan QA–QD dari IC kedua berubah serentak pada setiap pulsa clock. Metode ini menghasilkan transisi output yang lebih stabil dan simultan, tanpa efek delay ripple seperti pada penghitung asinkron. LED H0–H3 menampilkan hitungan modulus 10 dari IC 74LS90, dan LED H4–H7 menampilkan hitungan modulus 16 dari IC 7493. Switch B0 sampai B5 tetap berfungsi sebagai pengatur reset atau preset. Dari percobaan ini terlihat bahwa penghitung sinkron bekerja lebih cepat dan akurat karena seluruh flip-flop dipicu secara serentak, berbeda dengan penghitung asinkron yang lebih rentan terhadap glitch akibat propagasi sinyal.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
1. Analisis Perbedaan Hasil Jurnal dan Percobaan antara IC div-16 dan IC div-10
Perbedaan mendasar antara IC pembagi 16 (div-16) dan pembagi 10 (div-10) terletak pada jumlah maksimum hitungan yang dapat dicapai sebelum dilakukan reset otomatis. IC div-16 menghitung dari 0 hingga 15, sehingga seluruh kombinasi biner dari 0000 sampai 1111 dapat terlihat di output. Hal ini menyebabkan hasil jurnal menampilkan nilai-nilai seperti 3, 4, 7, 8, 11, 12, hingga 15.
Sementara itu, IC div-10 dibatasi untuk menghitung hanya sampai 9 (biner 1001), dan secara otomatis melakukan reset saat mencapai angka 10 (biner 1010). Karena mekanisme internal ini, output Q1–Q3 tidak pernah mencapai kombinasi biner di atas 1001, yang menjelaskan mengapa data pada jurnal hanya memperlihatkan rentang output dari 1 sampai 9.
Di sisi lain, jika sinyal eksternal seperti preset atau clear diaktifkan, hal ini dapat menyebabkan kondisi tertentu di mana counter "terjebak" pada satu nilai tertentu. Misalnya, pada IC div-16 terdapat kondisi di mana output berhenti di angka 9 jika dua input kontrol aktif secara bersamaan. Hal ini mencerminkan logika internal IC dan bagaimana ia merespons sinyal kontrol tambahan.
2. Analisis Perbedaan Hasil Jurnal dan Percobaan antara Konfigurasi 1a dan 1b
Perbedaan utama antara percobaan 1a dan 1b adalah pada cara koneksi clock terhadap counter. Dalam konfigurasi 1a, clock eksternal secara langsung memicu kedua bagian counter (CKA dan CKB), sehingga semua bit output Q0 hingga Q3 disinkronkan dengan sumber clock yang sama. Akibatnya, pola keluaran seperti H3..H0 dan H7..H4 menampilkan kondisi reset atau preset secara bersamaan, yang tercatat di jurnal.
Sebaliknya, pada percobaan 1b, output QA (Q0) dari tahap pertama dihubungkan ke input clock tahap kedua (CLK2). Artinya, Q0 dari CKA menjadi clock bagi CKB, sehingga hanya ketika Q0 berubah (misalnya dari high ke low), maka Q1 hingga Q3 akan berubah. Ini adalah implementasi dari prinsip ripple counter, di mana setiap tahap dipicu oleh output tahap sebelumnya.
Hal ini menjelaskan mengapa jurnal pada percobaan 1b mencatat pola output yang lebih bertingkat atau terpisah — seperti urutan penuh 1 sampai 15 untuk IC div-16, dan hanya 1 sampai 9 untuk div-10 yang memiliki batasan reset internal. Selain itu, perbedaan waktu propagasi antar flip-flop juga menyebabkan perbedaan timing atau fase pada output, yang terlihat lebih jelas pada 1b dibandingkan 1a. Intinya, koneksi QA ke CLK2 pada 1b mempertegas sifat ripple counter yang terlihat dari pola output di jurnal.
7. Link Download [kembali]
- Download Datasheet LED klik disini
- Download Datasheet Switch klik disini
- Rangkaian Asynchronous dan Binary Counter [klik]
Komentar
Posting Komentar