LAPORAN AKHIR 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 1. Jurnal[kembali]

 2. Alat dan Bahan [kembali]

Gambar 2.1 Module D’Lorenzo

 

Gambar 2.2 DL2203S Module D’Lorenzo

Gambar 2.2 Jumper

1.   Panel DL 2203C

2.   Panel DL 2203D

3.   Panel DL 2203S

4.   Jumper

 3. Rangkaian Simulasi  [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

• Flip-Flop D (7474)
  Flip-Flop D digunakan untuk menyimpan data sebesar 1 bit. Nilai logika yang masuk pada input D akan dipindahkan ke output Q ketika terjadi perubahan pulsa clock (edge triggering).

  • Jika D = 1 pada saat clock aktif, maka Q = 1.

  • Jika D = 0 pada saat clock aktif, maka Q = 0.

  Selain itu, terdapat input Set (S) dan Reset (R) yang bersifat asynchronous, sehingga dapat langsung memaksa output menjadi 1 atau 0 tanpa menunggu clock. Dengan demikian, Flip-Flop D bekerja sebagai penyimpan data yang terhubung secara sinkron dengan clock.

  Flip-Flop JK (74LS112)
  Flip-Flop JK merupakan pengembangan dari SR Flip-Flop dengan fungsi yang lebih fleksibel.

  • J = 0, K = 0 → output tetap (hold).

  • J = 1, K = 0 → output diset ke 1.

  • J = 0, K = 1 → output direset ke 0.

  • J = 1, K = 1 → output beralih (toggle) setiap pulsa clock.

  Karena memiliki sifat toggle, flip-flop ini sering digunakan dalam rangkaian counter (pencacah).

  Rangkaian Percobaan Modul 2
  Pada percobaan modul 2, digunakan dua jenis flip-flop, yaitu D flip-flop (IC 7474) dan JK flip-flop (IC 74LS112), yang saling terhubung. Input D pada flip-flop pertama diatur dengan saklar B5, sedangkan Set dan Reset dikendalikan melalui saklar B6. Flip-flop D hanya akan memindahkan data dari input ke output Q ketika mendapat pulsa clock dari sumber H3, sehingga berperan sebagai penyimpan 1 bit data.

  Output Q dari D flip-flop kemudian dijadikan sinyal clock untuk JK flip-flop, sehingga kerja JK flip-flop menjadi sinkron dengan keluaran flip-flop pertama. Nilai input J dan K pada JK flip-flop ditentukan oleh saklar B0, B2, B3, dan B4, lalu diproses sesuai tabel kebenaran:

  • J=0, K=0 → output tetap.

  • J=1, K=0 → Q=1 (set).

  • J=0, K=1 → Q=0 (reset).

  • J=1, K=1 → output toggle.

  Hasil keluaran dari JK flip-flop dapat dilihat melalui indikator H7 (Q) dan H6 (Q̅). Dengan cara ini, rangkaian memperlihatkan cara kerja masing-masing flip-flop sekaligus menunjukkan hubungan keduanya dalam membentuk sistem logika sekuensial yang lebih kompleks.

5. Video Rangkaian [kembali]

 6. Analisa [kembali]

Kondisi 1 (S = 1, R = 0)

Ketika S bernilai 1 dan R bernilai 0 (dengan asumsi aktif rendah), maka sinyal reset menjadi dominan, menyebabkan flip-flop beralih ke kondisi reset. Dalam keadaan ini, output Q akan menjadi 0, sedangkan Q̅ menjadi 1. Pada JK flip-flop, skenario ini ekuivalen dengan J=0 dan K=1, yang menginisiasi reset ketika ada tepi naik pada clock. Sementara itu, pada D flip-flop, ini setara dengan memberikan input D=0; maka saat clock mengalami rising edge (seperti pada B6), output Q akan mengikuti nilai D dan berubah menjadi 0.

Kondisi 2  (S = 0, R = 1)

Jika S=0 dan R=1, maka sinyal set diaktifkan, sedangkan reset dinonaktifkan. Kondisi ini mendorong flip-flop masuk ke mode set, sehingga Q menjadi 1 dan Q̅ menjadi 0. Dalam JK flip-flop, ini identik dengan J=1 dan K=0 yang menyebabkan output diset saat terjadi tepi naik clock. Sedangkan pada D flip-flop, situasi ini sejajar dengan D=1, yang berarti pada saat clock naik, Q akan diset ke 1 mengikuti D.

Kondisi 3  (S = 0, R = 0)

Saat kedua input S dan R bernilai 0 secara bersamaan (aktif), maka ini menciptakan kondisi konflik. Dalam SR latch, hal ini dianggap sebagai kondisi tidak valid karena menyebabkan output Q dan Q̅ tidak lagi saling berlawanan, bahkan bisa memicu osilasi. Namun, JK flip-flop mengatasi masalah ini dengan arsitektur master–slave, sehingga saat J=K=1, output justru akan toggle, bukan masuk ke kondisi tidak terdefinisi. D flip-flop juga tidak mengalami masalah ini karena hanya memiliki satu input (D), dan Q selalu menyesuaikan dengan D secara teratur.

Kondisi 4 (J = 0, K = 0)

Ketika J dan K sama-sama bernilai 0, maka tidak ada sinyal yang aktif pada gerbang AND internal dalam JK flip-flop. Akibatnya, baik jalur set maupun reset tidak dipicu, dan flip-flop mempertahankan kondisi sebelumnya—dengan kata lain, tidak ada perubahan terjadi saat clock naik. Pada D flip-flop, efek serupa terjadi ketika clock tidak aktif. Meskipun nilai D bisa berubah, output Q hanya akan merespons perubahan tersebut jika clock berada pada tepi naik.

Kondisi 5 (J = 0, K = 1)

Dalam skenario ini, hanya K yang aktif. Hal ini menyebabkan flip-flop mengalami reset, sehingga setelah sinyal clock masuk, Q menjadi 0 dan Q̅ menjadi 1. Di sisi lain, D flip-flop akan menunjukkan perilaku yang setara jika input D bernilai 0 saat clock naik; output Q akan disesuaikan menjadi 0 mengikuti D.

Kondisi 6 (J = 1, K = 0)

Jika J=1 dan K=0, maka jalur set diaktifkan. Setelah terjadi rising edge pada clock, flip-flop masuk kondisi set, menghasilkan Q=1 dan Q̅=0. Dalam D flip-flop, ini identik dengan input D=1 saat clock naik, yang memaksa Q menjadi 1.

Kondisi 7 (J = 1, K = 1)

Pada kondisi ini, kedua input J dan K aktif sekaligus. JK flip-flop dirancang untuk merespons kondisi tersebut dengan cara melakukan toggle: output Q akan berganti ke nilai yang berlawanan setiap kali ada tepi naik pada clock. Jadi, bila sebelumnya Q=0, maka ia berubah menjadi 1, dan sebaliknya. Di sisi lain, D flip-flop tidak memiliki fungsi toggle; output Q hanya mengikuti nilai D pada setiap rising edge dari clock.

 7. Link Download  [kembali]

• Download Datasheet Switch klik disini
• Rangkaian jk flip flop dan D flip flop  [klik]